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未來機(jī)器人可以開發(fā)FPGA嗎？

隨著人工智能技術(shù)的發(fā)展，機(jī)器人已經(jīng)開始接管人類的部分工作，例如快遞、工廠作業(yè)、餐廳服務(wù)員甚至媒體編輯---紐約時(shí)報(bào)就聘請(qǐng)了一位機(jī)器人做總編。未來，機(jī)器人可以介入半導(dǎo)體設(shè)計(jì)開發(fā)嗎？例如，機(jī)器人可以進(jìn)行FPGA開發(fā)嗎？　　縱觀編程語言的發(fā)展，從匯編到C到更高級(jí)抽象語言，都是在降低開發(fā)的門檻，把常規(guī)的瑣碎的工作用高級(jí)語言來抽象。對(duì)于FPGA開發(fā)，以前工程師需要掌握硬件描述語言如VHDL進(jìn)行RTL級(jí)的開發(fā)，自從三年前Xilinx 推出 Vivado 設(shè)計(jì)套件以來，F(xiàn)PGA開發(fā)門檻已經(jīng)大大降低了，不再一定要用RTL的語言，使用C語言就可以快速完成FPGA開發(fā)，這是一件讓軟件工程師們振奮的事情----以前的內(nèi)存管理DMA、接口等要請(qǐng)硬件工程師來完成，現(xiàn)在寫一段C語言代碼就可以完成了。而近日，賽靈思發(fā)布了Vivado 設(shè)計(jì)套件HLx版套件，讓FPGA開發(fā)更容易了，未來，用機(jī)器人來開發(fā)FPGA真不是夢想了！　　Vivado HLx 版本可為設(shè)計(jì)團(tuán)隊(duì)提供實(shí)現(xiàn)基于 C 的設(shè)計(jì)、重用優(yōu)化、IP 子系統(tǒng)重復(fù)、集成自動(dòng)化以及設(shè)計(jì)收斂加速所需的工具和方法。與 UltraFast™ 高層次生產(chǎn)力設(shè)計(jì)方法指南相結(jié)合，這種特殊組合經(jīng)過驗(yàn)證，不僅可幫助設(shè)計(jì)人員以高層次抽象形式開展工作，同時(shí)還可促進(jìn)重復(fù)使用，從而可加速生產(chǎn)力。　　新版 HLx 包括 HL 系統(tǒng)版本、HL 設(shè)計(jì)版本和 HL WebPACK™ 版本。所有 HLx 版本均包括帶有 C/C++ 庫的 Vivado 高層次綜合（HLS）、Vivado IP 集成器（IPI）、LogicCORE™ IP 子系統(tǒng)以及完整的 Vivado 實(shí)現(xiàn)工具套件，使主流用戶能夠方便地采用生產(chǎn)力最高、最先進(jìn)的C 語言和 IP設(shè)計(jì)流程。結(jié)合最新 UltraFast™ 高級(jí)生產(chǎn)力設(shè)計(jì)方法指南，相比采用傳統(tǒng)方法而言，用戶可將生產(chǎn)力提升 10-15 倍！　　可能有些人說我用RTL來開發(fā)會(huì)將FPGA優(yōu)化的更好，是的沒有錯(cuò)，但是這要耗費(fèi)更多的時(shí)間和人力，以前我們需要RTL是因?yàn)镕PGA里的邏輯資源有限，需要做更好的優(yōu)化邏輯資源的試用，現(xiàn)在，F(xiàn)PGA已經(jīng)有大量邏輯資源了，而且FPGA也日益復(fù)雜，為了優(yōu)化資源去耗費(fèi)時(shí)間和人力已經(jīng)不劃算了。這就跟軟件編程一樣，如果用匯編會(huì)更有效但是用C則開發(fā)時(shí)間更短。　　賽靈思公司亞太區(qū)銷售與市場副總裁楊飛曾經(jīng)以實(shí)際開發(fā)案例來說明HLS工具給設(shè)計(jì)師帶來的好處，他說在開發(fā)4G OFDM QAM64編碼處理時(shí)，如果設(shè)計(jì)師如果用傳統(tǒng)方法則要耗時(shí)三個(gè)月，如果用Vivado開發(fā)套件縮短到幾天，如果要開發(fā)4G OFDM QAM256編碼，則設(shè)計(jì)師用傳統(tǒng)方法基本不可能完成了，如果用Vivado開發(fā)套件則很快可以完成開發(fā)。　　所以高層次綜合工具可以把設(shè)計(jì)師從最繁瑣、最基礎(chǔ)的代碼開發(fā)中解放出來，讓他們在更高級(jí)的工作中發(fā)揮創(chuàng)造性，如算法、建模等。　　另外，在軟件定義一切的時(shí)代，賽靈思已經(jīng)推出了一系列SDx開發(fā)環(huán)境（SDSoC、SDAccel 和 SDNet），助力芯片設(shè)計(jì)、數(shù)據(jù)庫開發(fā)、下一代網(wǎng)絡(luò)領(lǐng)域的軟件工程師輕松用FPGA實(shí)現(xiàn)創(chuàng)意，這會(huì)將賽靈思的用戶擴(kuò)大5倍！以后軟件工程師輕松用FPGA開發(fā)創(chuàng)新應(yīng)用不是夢想了！　　而且HLx 開發(fā)工具不是單個(gè)工具，賽靈思也考慮生態(tài)系統(tǒng)的建設(shè)，形成開放的勢態(tài)，HLx還有針對(duì)生態(tài)系統(tǒng)的版本均包括 Vivado HLS、Vivado IPI、LogicCORE IP 子系統(tǒng)和完整的 Vivado 實(shí)現(xiàn)工具套件。　　此外，賽靈思及其聯(lián)盟生態(tài)系統(tǒng)還在不斷擴(kuò)展特定市場的 C 語言庫，諸如針對(duì)視頻和圖像處理的 OpenCV，以及面向汽車駕駛員輔助系統(tǒng) （ADAS）和數(shù)據(jù)中心應(yīng)用的機(jī)器學(xué)習(xí)等。賽靈思的全新 LogiCORE IP 子系統(tǒng)是一種高度可配置的、專為特定市場量身定制的構(gòu)建模塊，其集成了多達(dá) 80 個(gè)不同的 IP 核、軟件驅(qū)動(dòng)程序、設(shè)計(jì)范例和多種測試平臺(tái)。新型 IP 子系統(tǒng)可用于以太網(wǎng)、PCIe®、視頻處理、圖像傳感器處理以及 OTN 開發(fā)。這些 IP 子系統(tǒng)采用 AMBA® AXI 4 互聯(lián)協(xié)議、IEEE P1735 加密和 IP-XACT 等業(yè)界標(biāo)準(zhǔn)，可與賽靈思及其聯(lián)盟成員提供的 IP 實(shí)現(xiàn)互操作，并加速集成。　　而設(shè)計(jì)師開發(fā)的基于 C 的 IP 和預(yù)封裝的 IP 子系統(tǒng)也可以相結(jié)合，能利用 Vivado IPI 實(shí)現(xiàn)集成自動(dòng)化。Vivado IPI 的集成自動(dòng)化提供了具有器件和平臺(tái)感知的互動(dòng)開發(fā)環(huán)境。該環(huán)境可支持關(guān)鍵 IP 接口的智能自動(dòng)連接、一鍵式 IP 子系統(tǒng)生成、實(shí)時(shí) DRC，以及接口更換通知，同時(shí)還具備強(qiáng)大的調(diào)試功能。具有平臺(tái)感知的智能功能可對(duì) Zynq® SoC 和 MPSoC 處理系統(tǒng)預(yù)先配置適當(dāng)?shù)耐庠O(shè)、驅(qū)動(dòng)程序和存儲(chǔ)器映射，以便支持目標(biāo)開發(fā)板。設(shè)計(jì)團(tuán)隊(duì)現(xiàn)在能夠針對(duì) ARM® 處理系統(tǒng)和高性能 FPGA 邏輯快速識(shí)別、重用并集成軟硬件 IP 核。　　所以設(shè)計(jì)師們還可以利用業(yè)余時(shí)間自己開發(fā)IP，這些IP以后也可以成為一個(gè)交易收入的來源，類似蘋果的APPstore模式，以前大家可以開發(fā)IOS APP，未來專業(yè)類的軟件工程師可以開發(fā)FPGA APP IP？　　回到主題，軟件工程師們，你們可以把FPGA設(shè)計(jì)規(guī)則收集起來，開發(fā)一個(gè)FPGA機(jī)器人助手啊！我看有市場！

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巨人網(wǎng)絡(luò)通訊聲明：本文標(biāo)題《未來機(jī)器人可以開發(fā)FPGA嗎？》，本文關(guān)鍵詞未來,機(jī)器人,可,以開發(fā),；如發(fā)現(xiàn)本文內(nèi)容存在版權(quán)問題，煩請(qǐng)?zhí)峁┫嚓P(guān)信息告之我們，我們將及時(shí)溝通與處理。本站內(nèi)容系統(tǒng)采集于網(wǎng)絡(luò)，涉及言論、版權(quán)與本站無關(guān)。

未來機(jī)器人可以開發(fā)FPGA嗎？

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